鎖相環

鎖相環 （简体）

鎖相環(PLL: Phase-locked loops)是一種利用反饋(Feedback)控制原理實現的頻率及相位的同步技術，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率或相位發生改變時，鎖相環會檢測到這種變化，並且通過其內部的反饋系統來調節輸出頻率，直到兩者重新同步，這種同步又稱為「鎖相」(Phase-locked)。

目錄 1 應用領域 2 組成 3 分類 4 性能指標 5 參考文獻

應用領域

鎖相環在眾多領域有應用，如無線通信、數字電視、廣播等。具體的應用範圍包括但不限於：

• 無線通信系統收發模塊 (Transceiver)
• 數據及時鐘恢複電路 (Clock and Data Recovery - CDR)
• 頻率綜合電路 (Frequency synthesizer)
• 跳頻通信 (Frequency-hopping spread spectrum - FHSS)
• 數字電視接收機

組成

一個鎖相環電路通常由以下模塊構成：

• 鑒頻鑒相器(PFD)(或鑒相器:PD)
• 低通濾波器(LPF)
• 壓控振蕩器(VCO)
• 反饋迴路(通常由一個分頻器(Frequency divider)來實現)

每個模塊的簡單原理描述如下：

• 鑒頻鑒相器： 對輸入的參考信號信號和反饋迴路的信號進行頻率和相位的比較，輸出一個代表兩者差異的信號至低通濾波器。
• 低通濾波器： 將輸入信號中的高頻成分濾除，保留直流部分送至壓控振蕩器。
• 壓控振蕩器： 輸出一個周期信號,其頻率由輸入電壓所控制。
• 反饋迴路 ： 將壓控振蕩器輸出的信號送回至鑒頻鑒相器。通常壓控振蕩器的輸出信號的頻率大於參考信號的頻率，因此需在此加入分頻器以降低頻率。

分類

• 按照實現技術，可以分為模擬鎖相環(Analog PLL)和數字鎖相環(Digital PLL)。
• 按照反饋迴路，可以分為整數倍分頻鎖相環(Integer-N PLL)和分數倍分頻鎖相環(Fractional-N PLL)。
• 按照鑒頻鑒相器的實現方式，可以分為電荷泵鎖相環(Charge-Pump PLL)和非電荷泵鎖相環。
• 按照環路的頻寬，它可以分為寬頻鎖相環(Wide band loop PLL)和窄帶鎖相環(Narrow band loop PLL)。

性能指標

對於鎖相環來說，最關鍵的性能是在於相位噪聲(Phase noise)和動態性能（Dynamics）。

• 鎖相環的相位噪聲對通信系統的整體性能影響甚大，因此設計中對相位噪聲的要求有具體而嚴格的指標要求。
• 鎖相環的動態性能決定了它能夠同步參考源的速度和精度，以及在多大範圍內能夠跟蹤參考源。
• 鎖相環的動態性能包括：鎖定時間(Lock time)，捕獲範圍(Capture range)，鎖定範圍(Hold range)等。

另外，鎖相環的穩定性指標包括：環路頻寬(Loop bandwidth)，相位裕度(Phase marge)等。

參考文獻

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• Circuit sage: Phase Locked Loop Design

• Dennis Fischette's 1-Stop PLL Center

• Ask the Applications Engineer - 30 - PLL Synthesizers

• Jess Chen,「An introduction to the PLL library」, Cadence Design Systems document

• Agilent EEsof EDA Applications: Phase-Locked Loops

• PhD thesis: Modeling and simulation techniques for the accurate verification of Integer-N PLLs

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